upgraded to quartus 14.1

libraries/technology/ip_arria10/pll_clk200/compile_ip.tcl

@@ -30,9 +30,9 @@ set IP_DIR   "$env(RADIOHDL)/libraries/technology/ip_arria10/pll_clk200/generate
 
 #vlib ./work/         ;# Assume library work already exists
 
-vmap ip_arria10_pll_clk200_altera_iopll_140 ./work/
+vmap ip_arria10_pll_clk200_altera_iopll_141 ./work/
 
-vlog "$IP_DIR/../altera_iopll_140/sim/ip_arria10_pll_clk200_altera_iopll_140_4uypg6i.vo" -work ip_arria10_pll_clk200_altera_iopll_140
+vlog "$IP_DIR/../altera_iopll_141/sim/ip_arria10_pll_clk200_altera_iopll_141_nqc5qoq.vo" -work ip_arria10_pll_clk200_altera_iopll_141
 vcom "$IP_DIR/ip_arria10_pll_clk200.vhd"
 
 

libraries/technology/ip_arria10/pll_clk200/hdllib.cfg

 hdl_lib_name = ip_arria10_pll_clk200  
-hdl_library_clause_name = ip_arria10_pll_clk200_altera_iopll_140
+hdl_library_clause_name = ip_arria10_pll_clk200_altera_iopll_141
 hdl_lib_uses = 
 hdl_lib_technology = ip_arria10
 

libraries/technology/ip_arria10/pll_clk25/compile_ip.tcl

@@ -30,9 +30,9 @@ set IP_DIR   "$env(RADIOHDL)/libraries/technology/ip_arria10/pll_clk25/generated
 
 #vlib ./work/         ;# Assume library work already exists
 
-vmap ip_arria10_pll_clk25_altera_iopll_140 ./work/
+vmap ip_arria10_pll_clk25_altera_iopll_141 ./work/
 
-vlog "$IP_DIR/../altera_iopll_140/sim/ip_arria10_pll_clk25_altera_iopll_140_6xfgusa.vo" -work ip_arria10_pll_clk25_altera_iopll_140
+vlog "$IP_DIR/../altera_iopll_140/sim/ip_arria10_pll_clk25_altera_iopll_141_ve3shky.vo" -work ip_arria10_pll_clk25_altera_iopll_141
 vcom "$IP_DIR/ip_arria10_pll_clk25.vhd"
 
 

libraries/technology/ip_arria10/pll_clk25/hdllib.cfg

 hdl_lib_name = ip_arria10_pll_clk25 
-hdl_library_clause_name = ip_arria10_pll_clk25_altera_iopll_140
+hdl_library_clause_name = ip_arria10_pll_clk25_altera_iopll_141
 hdl_lib_uses = 
 hdl_lib_technology = ip_arria10
 

libraries/technology/ip_arria10/tse_sgmii_gx/hdllib.cfg

 hdl_lib_name = ip_arria10_tse_sgmii_gx
-hdl_library_clause_name = ip_arria10_tse_sgmii_gx_altera_eth_tse_140
+hdl_library_clause_name = ip_arria10_tse_sgmii_gx_altera_eth_tse_141
 hdl_lib_uses = common
 hdl_lib_technology = ip_arria10
 

libraries/technology/ip_arria10/tse_sgmii_gx/ip_arria10_tse_sgmii_gx.qsys

@@ -6,7 +6,7 @@
    version="1.0"
    description=""
    tags="INTERNAL_COMPONENT=true"
-   categories="System" />
+   categories="" />
  <parameter name="bonusData"><![CDATA[bonusData 
 {
    element $${FILENAME}
@@ -23,9 +23,9 @@
 }
 ]]></parameter>
  <parameter name="clockCrossingAdapter" value="HANDSHAKE" />
- <parameter name="device" value="Unknown" />
+ <parameter name="device" value="10AX115U3F45I2LG" />
  <parameter name="deviceFamily" value="Arria 10" />
- <parameter name="deviceSpeedGrade" value="Unknown" />
+ <parameter name="deviceSpeedGrade" value="2" />
  <parameter name="fabricMode" value="QSYS" />
  <parameter name="generateLegacySim" value="false" />
  <parameter name="generationId" value="0" />
@@ -40,20 +40,6 @@
  <parameter name="timeStamp" value="0" />
  <parameter name="useTestBenchNamingPattern" value="false" />
  <instanceScript></instanceScript>
- <interface
-   name="control_port_clock_connection"
-   internal="eth_tse_0.control_port_clock_connection"
-   type="clock"
-   dir="end">
-  <port name="clk" internal="clk" />
- </interface>
- <interface
-   name="reset_connection"
-   internal="eth_tse_0.reset_connection"
-   type="reset"
-   dir="end">
-  <port name="reset" internal="reset" />
- </interface>
  <interface
    name="control_port"
    internal="eth_tse_0.control_port"
@@ -67,29 +53,45 @@
   <port name="reg_addr" internal="reg_addr" />
  </interface>
  <interface
-   name="pcs_mac_tx_clock_connection"
-   internal="eth_tse_0.pcs_mac_tx_clock_connection" />
- <interface
-   name="pcs_mac_rx_clock_connection"
-   internal="eth_tse_0.pcs_mac_rx_clock_connection" />
- <interface
-   name="mac_status_connection"
-   internal="eth_tse_0.mac_status_connection" />
+   name="control_port_clock_connection"
+   internal="eth_tse_0.control_port_clock_connection"
+   type="clock"
+   dir="end">
+  <port name="clk" internal="clk" />
+ </interface>
  <interface name="mac_gmii_connection" internal="eth_tse_0.mac_gmii_connection" />
  <interface name="mac_mii_connection" internal="eth_tse_0.mac_mii_connection" />
  <interface
-   name="receive_clock_connection"
-   internal="eth_tse_0.receive_clock_connection"
-   type="clock"
+   name="mac_misc_connection"
+   internal="eth_tse_0.mac_misc_connection"
+   type="conduit"
    dir="end">
-  <port name="ff_rx_clk" internal="ff_rx_clk" />
+  <port name="ff_tx_crc_fwd" internal="ff_tx_crc_fwd" />
+  <port name="ff_tx_septy" internal="ff_tx_septy" />
+  <port name="tx_ff_uflow" internal="tx_ff_uflow" />
+  <port name="ff_tx_a_full" internal="ff_tx_a_full" />
+  <port name="ff_tx_a_empty" internal="ff_tx_a_empty" />
+  <port name="rx_err_stat" internal="rx_err_stat" />
+  <port name="rx_frm_type" internal="rx_frm_type" />
+  <port name="ff_rx_dsav" internal="ff_rx_dsav" />
+  <port name="ff_rx_a_full" internal="ff_rx_a_full" />
+  <port name="ff_rx_a_empty" internal="ff_rx_a_empty" />
  </interface>
  <interface
-   name="transmit_clock_connection"
-   internal="eth_tse_0.transmit_clock_connection"
+   name="mac_status_connection"
+   internal="eth_tse_0.mac_status_connection" />
+ <interface
+   name="pcs_mac_rx_clock_connection"
+   internal="eth_tse_0.pcs_mac_rx_clock_connection" />
+ <interface
+   name="pcs_mac_tx_clock_connection"
+   internal="eth_tse_0.pcs_mac_tx_clock_connection" />
+ <interface
+   name="pcs_ref_clk_clock_connection"
+   internal="eth_tse_0.pcs_ref_clk_clock_connection"
    type="clock"
    dir="end">
-  <port name="ff_tx_clk" internal="ff_tx_clk" />
+  <port name="ref_clk" internal="ref_clk" />
  </interface>
  <interface
    name="receive"
@@ -105,198 +107,198 @@
   <port name="ff_rx_dval" internal="ff_rx_dval" />
  </interface>
  <interface
-   name="transmit"
-   internal="eth_tse_0.transmit"
-   type="avalon_streaming"
+   name="receive_clock_connection"
+   internal="eth_tse_0.receive_clock_connection"
+   type="clock"
    dir="end">
-  <port name="ff_tx_data" internal="ff_tx_data" />
-  <port name="ff_tx_eop" internal="ff_tx_eop" />
-  <port name="ff_tx_err" internal="ff_tx_err" />
-  <port name="ff_tx_mod" internal="ff_tx_mod" />
-  <port name="ff_tx_rdy" internal="ff_tx_rdy" />
-  <port name="ff_tx_sop" internal="ff_tx_sop" />
-  <port name="ff_tx_wren" internal="ff_tx_wren" />
+  <port name="ff_rx_clk" internal="ff_rx_clk" />
  </interface>
  <interface
-   name="mac_misc_connection"
-   internal="eth_tse_0.mac_misc_connection"
-   type="conduit"
+   name="reset_connection"
+   internal="eth_tse_0.reset_connection"
+   type="reset"
    dir="end">
-  <port name="ff_tx_crc_fwd" internal="ff_tx_crc_fwd" />
-  <port name="ff_tx_septy" internal="ff_tx_septy" />
-  <port name="tx_ff_uflow" internal="tx_ff_uflow" />
-  <port name="ff_tx_a_full" internal="ff_tx_a_full" />
-  <port name="ff_tx_a_empty" internal="ff_tx_a_empty" />
-  <port name="rx_err_stat" internal="rx_err_stat" />
-  <port name="rx_frm_type" internal="rx_frm_type" />
-  <port name="ff_rx_dsav" internal="ff_rx_dsav" />
-  <port name="ff_rx_a_full" internal="ff_rx_a_full" />
-  <port name="ff_rx_a_empty" internal="ff_rx_a_empty" />
+  <port name="reset" internal="reset" />
  </interface>
  <interface
-   name="status_led_connection"
-   internal="eth_tse_0.status_led_connection"
+   name="rx_analogreset"
+   internal="eth_tse_0.rx_analogreset"
    type="conduit"
    dir="end">
-  <port name="led_crs" internal="led_crs" />
-  <port name="led_link" internal="led_link" />
-  <port name="led_col" internal="led_col" />
-  <port name="led_an" internal="led_an" />
-  <port name="led_char_err" internal="led_char_err" />
-  <port name="led_disp_err" internal="led_disp_err" />
+  <port name="rx_analogreset" internal="rx_analogreset" />
  </interface>
  <interface
-   name="serdes_control_connection"
-   internal="eth_tse_0.serdes_control_connection"
+   name="rx_cal_busy"
+   internal="eth_tse_0.rx_cal_busy"
    type="conduit"
    dir="end">
-  <port name="rx_recovclkout" internal="rx_recovclkout" />
+  <port name="rx_cal_busy" internal="rx_cal_busy" />
  </interface>
- <interface name="tbi_connection" internal="eth_tse_0.tbi_connection" />
  <interface
-   name="pcs_ref_clk_clock_connection"
-   internal="eth_tse_0.pcs_ref_clk_clock_connection"
+   name="rx_cdr_refclk"
+   internal="eth_tse_0.rx_cdr_refclk"
    type="clock"
    dir="end">
-  <port name="ref_clk" internal="ref_clk" />
+  <port name="rx_cdr_refclk" internal="rx_cdr_refclk" />
  </interface>
  <interface
-   name="serial_connection"
-   internal="eth_tse_0.serial_connection"
+   name="rx_digitalreset"
+   internal="eth_tse_0.rx_digitalreset"
    type="conduit"
    dir="end">
-  <port name="rxp" internal="rxp" />
-  <port name="txp" internal="txp" />
+  <port name="rx_digitalreset" internal="rx_digitalreset" />
  </interface>
  <interface
-   name="tx_serial_clk"
-   internal="eth_tse_0.tx_serial_clk"
-   type="hssi_serial_clock"
+   name="rx_is_lockedtodata"
+   internal="eth_tse_0.rx_is_lockedtodata"
+   type="conduit"
    dir="end">
-  <port name="tx_serial_clk" internal="tx_serial_clk" />
+  <port name="rx_is_lockedtodata" internal="rx_is_lockedtodata" />
  </interface>
  <interface
-   name="rx_cdr_refclk"
-   internal="eth_tse_0.rx_cdr_refclk"
-   type="clock"
+   name="rx_is_lockedtoref"
+   internal="eth_tse_0.rx_is_lockedtoref"
+   type="conduit"
    dir="end">
-  <port name="rx_cdr_refclk" internal="rx_cdr_refclk" />
+  <port name="rx_is_lockedtoref" internal="rx_is_lockedtoref" />
  </interface>
  <interface
-   name="tx_analogreset"
-   internal="eth_tse_0.tx_analogreset"
+   name="rx_set_locktodata"
+   internal="eth_tse_0.rx_set_locktodata"
    type="conduit"
    dir="end">
-  <port name="tx_analogreset" internal="tx_analogreset" />
+  <port name="rx_set_locktodata" internal="rx_set_locktodata" />
  </interface>
  <interface
-   name="tx_digitalreset"
-   internal="eth_tse_0.tx_digitalreset"
+   name="rx_set_locktoref"
+   internal="eth_tse_0.rx_set_locktoref"
    type="conduit"
    dir="end">
-  <port name="tx_digitalreset" internal="tx_digitalreset" />
+  <port name="rx_set_locktoref" internal="rx_set_locktoref" />
  </interface>
  <interface
-   name="rx_analogreset"
-   internal="eth_tse_0.rx_analogreset"
+   name="serdes_control_connection"
+   internal="eth_tse_0.serdes_control_connection"
    type="conduit"
    dir="end">
-  <port name="rx_analogreset" internal="rx_analogreset" />
+  <port name="rx_recovclkout" internal="rx_recovclkout" />
  </interface>
  <interface
-   name="rx_digitalreset"
-   internal="eth_tse_0.rx_digitalreset"
+   name="serial_connection"
+   internal="eth_tse_0.serial_connection"
    type="conduit"
    dir="end">
-  <port name="rx_digitalreset" internal="rx_digitalreset" />
+  <port name="rxp" internal="rxp" />
+  <port name="txp" internal="txp" />
  </interface>
  <interface
-   name="tx_cal_busy"
-   internal="eth_tse_0.tx_cal_busy"
+   name="status_led_connection"
+   internal="eth_tse_0.status_led_connection"
    type="conduit"
    dir="end">
-  <port name="tx_cal_busy" internal="tx_cal_busy" />
+  <port name="led_crs" internal="led_crs" />
+  <port name="led_link" internal="led_link" />
+  <port name="led_panel_link" internal="led_panel_link" />
+  <port name="led_col" internal="led_col" />
+  <port name="led_an" internal="led_an" />
+  <port name="led_char_err" internal="led_char_err" />
+  <port name="led_disp_err" internal="led_disp_err" />
  </interface>
+ <interface name="tbi_connection" internal="eth_tse_0.tbi_connection" />
  <interface
-   name="rx_cal_busy"
-   internal="eth_tse_0.rx_cal_busy"
-   type="conduit"
+   name="transmit"
+   internal="eth_tse_0.transmit"
+   type="avalon_streaming"
    dir="end">
-  <port name="rx_cal_busy" internal="rx_cal_busy" />
+  <port name="ff_tx_data" internal="ff_tx_data" />
+  <port name="ff_tx_eop" internal="ff_tx_eop" />
+  <port name="ff_tx_err" internal="ff_tx_err" />
+  <port name="ff_tx_mod" internal="ff_tx_mod" />
+  <port name="ff_tx_rdy" internal="ff_tx_rdy" />
+  <port name="ff_tx_sop" internal="ff_tx_sop" />
+  <port name="ff_tx_wren" internal="ff_tx_wren" />
  </interface>
  <interface
-   name="rx_set_locktodata"
-   internal="eth_tse_0.rx_set_locktodata"
-   type="conduit"
+   name="transmit_clock_connection"
+   internal="eth_tse_0.transmit_clock_connection"
+   type="clock"
    dir="end">
-  <port name="rx_set_locktodata" internal="rx_set_locktodata" />
+  <port name="ff_tx_clk" internal="ff_tx_clk" />
  </interface>
  <interface
-   name="rx_set_locktoref"
-   internal="eth_tse_0.rx_set_locktoref"
+   name="tx_analogreset"
+   internal="eth_tse_0.tx_analogreset"
    type="conduit"
    dir="end">
-  <port name="rx_set_locktoref" internal="rx_set_locktoref" />
+  <port name="tx_analogreset" internal="tx_analogreset" />
  </interface>
  <interface
-   name="rx_is_lockedtoref"
-   internal="eth_tse_0.rx_is_lockedtoref"
+   name="tx_cal_busy"
+   internal="eth_tse_0.tx_cal_busy"
    type="conduit"
    dir="end">
-  <port name="rx_is_lockedtoref" internal="rx_is_lockedtoref" />
+  <port name="tx_cal_busy" internal="tx_cal_busy" />
  </interface>
  <interface
-   name="rx_is_lockedtodata"
-   internal="eth_tse_0.rx_is_lockedtodata"
+   name="tx_digitalreset"
+   internal="eth_tse_0.tx_digitalreset"
    type="conduit"
    dir="end">
-  <port name="rx_is_lockedtodata" internal="rx_is_lockedtodata" />
+  <port name="tx_digitalreset" internal="tx_digitalreset" />
+ </interface>
+ <interface
+   name="tx_serial_clk"
+   internal="eth_tse_0.tx_serial_clk"
+   type="hssi_serial_clock"
+   dir="end">
+  <port name="tx_serial_clk" internal="tx_serial_clk" />
  </interface>
  <module
+   name="eth_tse_0"
    kind="altera_eth_tse"
-   version="14.0"
+   version="14.1"
    enabled="1"
-   name="eth_tse_0"
    autoexport="1">
-  <parameter name="deviceFamilyName" value="Arria 10" />
+  <parameter name="AUTO_DEVICE" value="10AX115U3F45I2LG" />
+  <parameter name="AUTO_DEVICE_SPEEDGRADE" value="2" />
   <parameter name="core_variation" value="MAC_PCS" />
-  <parameter name="ifGMII" value="MII_GMII" />
-  <parameter name="enable_use_internal_fifo" value="true" />
+  <parameter name="deviceFamilyName" value="Arria 10" />
+  <parameter name="eg_addr" value="11" />
+  <parameter name="ena_hash" value="false" />
+  <parameter name="enable_alt_reconfig" value="false" />
   <parameter name="enable_ecc" value="false" />
-  <parameter name="max_channels" value="1" />
-  <parameter name="use_misc_ports" value="true" />
-  <parameter name="transceiver_type" value="GXB" />
+  <parameter name="enable_ena" value="32" />
+  <parameter name="enable_gmii_loopback" value="false" />
   <parameter name="enable_hd_logic" value="false" />
-  <parameter name="enable_gmii_loopback" value="true" />
-  <parameter name="enable_sup_addr" value="false" />
-  <parameter name="stat_cnt_ena" value="false" />
-  <parameter name="ext_stat_cnt_ena" value="false" />
-  <parameter name="ena_hash" value="false" />
-  <parameter name="enable_shift16" value="true" />
   <parameter name="enable_mac_flow_ctrl" value="false" />
   <parameter name="enable_mac_vlan" value="false" />
   <parameter name="enable_magic_detect" value="false" />
-  <parameter name="useMDIO" value="false" />
-  <parameter name="mdio_clk_div" value="40" />
-  <parameter name="enable_ena" value="32" />
-  <parameter name="eg_addr" value="11" />
-  <parameter name="ing_addr" value="11" />
-  <parameter name="phy_identifier" value="0" />
+  <parameter name="enable_ptp_1step" value="false" />
   <parameter name="enable_sgmii" value="false" />
+  <parameter name="enable_shift16" value="true" />
+  <parameter name="enable_sup_addr" value="false" />
+  <parameter name="enable_timestamping" value="false" />
+  <parameter name="enable_use_internal_fifo" value="true" />
   <parameter name="export_pwrdn" value="false" />
-  <parameter name="enable_alt_reconfig" value="false" />
-  <parameter name="starting_channel_number" value="0" />
-  <parameter name="phyip_pll_type" value="CMU" />
-  <parameter name="phyip_pll_base_data_rate" value="1250 Mbps" />
+  <parameter name="ext_stat_cnt_ena" value="false" />
+  <parameter name="ifGMII" value="MII_GMII" />
+  <parameter name="ing_addr" value="11" />
+  <parameter name="max_channels" value="1" />
+  <parameter name="mdio_clk_div" value="40" />
+  <parameter name="nf_phyip_rcfg_enable" value="false" />
+  <parameter name="phy_identifier" value="0" />
   <parameter name="phyip_en_synce_support" value="false" />
+  <parameter name="phyip_pll_base_data_rate" value="1250 Mbps" />
+  <parameter name="phyip_pll_type" value="CMU" />
   <parameter name="phyip_pma_bonding_mode" value="x1" />
-  <parameter name="nf_phyip_rcfg_enable" value="false" />
-  <parameter name="enable_timestamping" value="false" />
-  <parameter name="enable_ptp_1step" value="false" />
+  <parameter name="starting_channel_number" value="0" />
+  <parameter name="stat_cnt_ena" value="false" />
+  <parameter name="transceiver_type" value="GXB" />
   <parameter name="tstamp_fp_width" value="4" />
-  <parameter name="AUTO_DEVICE" value="Unknown" />
+  <parameter name="useMDIO" value="false" />
+  <parameter name="use_misc_ports" value="true" />
  </module>
  <interconnectRequirement for="$system" name="qsys_mm.clockCrossingAdapter" value="HANDSHAKE" />
- <interconnectRequirement for="$system" name="qsys_mm.maxAdditionalLatency" value="1" />
  <interconnectRequirement for="$system" name="qsys_mm.insertDefaultSlave" value="FALSE" />
+ <interconnectRequirement for="$system" name="qsys_mm.maxAdditionalLatency" value="1" />
 </system>

libraries/technology/ip_arria10/tse_sgmii_lvds/hdllib.cfg

 hdl_lib_name = ip_arria10_tse_sgmii_lvds
-hdl_library_clause_name = ip_arria10_tse_sgmii_lvds_altera_eth_tse_140
+hdl_library_clause_name = ip_arria10_tse_sgmii_lvds_altera_eth_tse_141
 hdl_lib_uses = common
 hdl_lib_technology = ip_arria10
 

libraries/technology/ip_arria10/tse_sgmii_lvds/ip_arria10_tse_sgmii_lvds.qsys

@@ -6,7 +6,7 @@
    version="1.0"
    description=""
    tags="INTERNAL_COMPONENT=true"
-   categories="System" />
+   categories="" />
  <parameter name="bonusData"><![CDATA[bonusData 
 {
    element $${FILENAME}
@@ -23,9 +23,9 @@
 }
 ]]></parameter>
  <parameter name="clockCrossingAdapter" value="HANDSHAKE" />
- <parameter name="device" value="Unknown" />
+ <parameter name="device" value="10AX115U3F45I2LG" />
  <parameter name="deviceFamily" value="Arria 10" />
- <parameter name="deviceSpeedGrade" value="Unknown" />
+ <parameter name="deviceSpeedGrade" value="2" />
  <parameter name="fabricMode" value="QSYS" />
  <parameter name="generateLegacySim" value="false" />
  <parameter name="generationId" value="0" />
@@ -40,20 +40,6 @@
  <parameter name="timeStamp" value="0" />
  <parameter name="useTestBenchNamingPattern" value="false" />
  <instanceScript></instanceScript>
- <interface
-   name="control_port_clock_connection"
-   internal="eth_tse_0.control_port_clock_connection"
-   type="clock"
-   dir="end">
-  <port name="clk" internal="clk" />
- </interface>
- <interface
-   name="reset_connection"
-   internal="eth_tse_0.reset_connection"
-   type="reset"
-   dir="end">
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  <interface
    name="control_port"
    internal="eth_tse_0.control_port"
@@ -67,29 +53,45 @@
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  </interface>
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  <interface name="mac_gmii_connection" internal="eth_tse_0.mac_gmii_connection" />
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  <interface
-   name="receive_clock_connection"
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  </interface>
  <interface
-   name="transmit_clock_connection"
-   internal="eth_tse_0.transmit_clock_connection"
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    dir="end">
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  </interface>
  <interface
    name="receive"
@@ -105,33 +107,33 @@
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  <interface
-   name="transmit"
-   internal="eth_tse_0.transmit"
-   type="avalon_streaming"
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  </interface>
  <interface
-   name="mac_misc_connection"
-   internal="eth_tse_0.mac_misc_connection"
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+ <interface
+   name="serdes_control_connection"
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+ </interface>
+ <interface
+   name="serial_connection"
+   internal="eth_tse_0.serial_connection"
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  <interface
    name="status_led_connection"
@@ -145,74 +147,73 @@
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  </interface>
- <interface
-   name="serdes_control_connection"
-   internal="eth_tse_0.serdes_control_connection"
-   type="conduit"
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- </interface>
  <interface name="tbi_connection" internal="eth_tse_0.tbi_connection" />
  <interface
-   name="pcs_ref_clk_clock_connection"
-   internal="eth_tse_0.pcs_ref_clk_clock_connection"
-   type="clock"
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  </interface>
  <interface
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  </module>
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 </system>